Samsung revela roteiro para próxima geração de armazenamento: desempenho do HBM5 é o dobro do HBM4E, zHBM aumenta performance em 8 vezes
O processo do chip básico HBM5 será atualizado para 2 nanômetros, com o objetivo de alcançar o dobro do desempenho do HBM4E, melhorando a eficiência por watt em 20% e reduzindo a resistência térmica em 20%, com produção em massa prevista para 2028. A nova arquitetura zHBM tem como meta atingir oito vezes o desempenho do HBM4E, triplicando a eficiência por watt e reduzindo a resistência térmica entre 75% e 90%, com lançamento previsto após 2029.
A Samsung Electronics revelou durante a SEMICON Taiwan 2026 o novo roadmap tecnológico detalhado para a próxima geração de memória de alta largura de banda (HBM) e arquiteturas de armazenamento, incluindo HBM5, zHBM e zNAND-O, mostrando a intenção da gigante sul-coreana de consolidar uma presença de longo prazo no mercado de armazenamento para infraestrutura de IA.
Jangseok Choi, vice-presidente de Planejamento de Produtos de Armazenamento da Samsung, declarou no evento de 1º de setembro que o objetivo do HBM5 é dobrar o desempenho do HBM4E, aumentar a performance por watt em 20% e reduzir a resistência térmica em 20%. Parte dos avanços já havia sido revelada pela Samsung no Hot Chips 2026, realizado em agosto.
A Samsung também anunciou que está desenvolvendo uma arquitetura completamente nova, chamada zHBM, cujo objetivo é atingir oito vezes a performance do HBM4E, triplicar o desempenho por watt e reduzir a resistência térmica entre 75% e 90%.
Essas inovações tecnológicas respondem diretamente à rápida expansão do poder computacional dos aceleradores de IA, atendendo à demanda crescente por alta largura de banda e melhor dissipação de calor, o que é altamente relevante para investimentos na cadeia de suprimento de chips de IA e infraestrutura relacionada.
HBM5: Processo de 2 nanômetros, produção em massa prevista para 2028
De acordo com relatos, o HBM5 tem como meta dobrar a performance do HBM4E, melhorando significativamente eficiência energética e gerenciamento térmico. A Samsung atualizou o processo do chip base do HBM5 de 4 nanômetros (usado no HBM4 e HBM4E) para seu nó proprietário de 2 nanômetros, representando um avanço importante na tecnologia de fabricação de HBM.
No que diz respeito a empilhamento de camadas, a Samsung está preparando três opções para o HBM5: empilhamentos de DRAM de 12, 16 e 20 camadas, para atender diferentes demandas de capacidade e performance em diversas aplicações. A produção em massa está prevista para após o HBM4E, por volta de 2028.
A redução de 20% na resistência térmica é um fator especialmente crucial — à medida que o consumo energético dos aceleradores de IA cresce, a capacidade de dissipação térmica da HBM se torna cada vez mais um gargalo do sistema, e essa melhoria ajuda a manter a operação estável de sistemas de computação de alta performance.
zHBM: Arquitetura disruptiva, armazenamento empilhado diretamente sobre o processador
A Samsung posiciona o zHBM como uma nova arquitetura, diferente da HBM tradicional. Na abordagem convencional, a HBM é posicionada ao lado do acelerador de IA (xPU); já no zHBM, o armazenamento é empilhado diretamente sobre o processador, encurtando drasticamente o caminho de transmissão de dados e possibilitando maior largura de banda e eficiência energética superior.
O objetivo da Samsung é que o zHBM entregue oito vezes a performance do HBM4E, triplique o desempenho por watt e reduza a resistência térmica entre 75% e 90%. Caso concretizada, essa evolução representará um avanço fundamental em densidade de largura de banda e eficiência energética em relação às arquiteturas HBM atuais.
O zHBM está previsto para ser lançado após 2029, como parte dos planos tecnológicos de longo prazo da Samsung.
zNAND-O: Velocidade próxima à DRAM com densidade de NAND
No segmento de armazenamento NAND, a Samsung também revelou direções tecnológicas inovadoras. O zNAND-O deve começar a ser amostrado em 2028, com a meta de alcançar uma densidade dez vezes maior que a da DRAM, além de proporcionar largura de banda de leitura e eficiência energética sete vezes superiores às do NAND.
O projeto tem como foco atender as exigências de IA generativa e grandes modelos de linguagem (LLM) pela combinação de "velocidade de nível DRAM e capacidade de nível NAND". À medida que os modelos aumentam de tamanho, a limitação entre velocidade e capacidade nas arquiteturas de armazenamento atuais vem se tornando um dos principais gargalos para eficiência de inferência e treinamento de IA.
Estratégia CUBE: capacidade, utilização, largura de banda e eficiência em quatro dimensões
Durante o Memory Executive Summit, realizado paralelamente à SEMICON Taiwan 2026, a Samsung detalhou sua estrutura estratégica "CUBE".
Jangseok Choi explicou que a estratégia se baseia em quatro prioridades centrais: Capacidade (Capacity), Utilização (Utilization), Largura de Banda (Bandwidth) e Eficiência (Efficiency).
Em capacidade, a Samsung planeja expandir verticalmente o armazenamento, aumentando a densidade sem ampliar o espaço ocupado na placa de circuito impresso (PCB);
Quanto à utilização, a empresa afirma que o valor das memórias 3D vai além do simples empilhamento de camadas, enfatizando a otimização da arquitetura lógica e de armazenamento para redução de latência;
No quesito largura de banda, a Samsung pretende substituir caminhos de dados horizontais por canais verticais de alta velocidade, encurtando a distância entre chips;
Na eficiência, o foco está no consumo de energia e gerenciamento térmico, minimizando o gasto energético na transmissão de cada bit e maximizando o desempenho por watt.
A introdução do framework CUBE demonstra a tentativa da Samsung de adotar uma abordagem sistemática para o desenvolvimento de novos produtos de memória, indo além de avanços pontuais em métricas isoladas.
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